|
123 осуществляется управление процессами буферизации, декодирования и выдачи декодированных данных, согласование тактовых частот с исключением переполнения буферной памяти и сглаживанием неравномерности выдачи декодированной информации при существенной неравномерности коэффициентов сжатия КТД. Структурная схема модуля поиска соответствия префикса на базе ПЛИС (серия ХС9572), реализующего основной этап декодирования, приведена на рис.4.2. В данном модуле для реализации созданного алгоритма в условиях априорно неизвестных значений параметров сегментации реализована предложенная выше процедура поиска вхождений простых и составных кодовых слов, что позволило исключить ряд переборных операций для кодовых слов одинаковой длины и выполнять их параллельно путем использования специального заполнения ячеек памяти. Структурная схема модуля считывания транслированных кодовых слов приведена на рис.4.3. Снижение числа операций при декодировании и, соответственно, повышение быстродействия устройства достигается путем введения, в его состав (выделенных тоном на рис.4.3) блоков, реализующих за один такт процедуру синтаксически управляемого поиска вхождений кодовых слов одинаковой длины. Алгоритм функционирования устройства сводится к следующему. Декодируемая последовательность КТД поступающая на вход устройства буферизируется последовательно заполняя входные буферные ОЗУ под управлением соответствующего модуля. Информация из ОЗУ по командам соответствующих модулей управления поочередно считывается на вход модуля поиска и синтаксического анализа и трансляции кодированных данных подуровня сеанса сеансового уровня. Тактовые частоты считывания подобраны таким образом, чтобы исключить переполнение буферных ОЗУ. В модуле производится управление |
Декодируемая последовательность поступающая на вход устройства просматривается слева направо на предмет выделения первого префикса декодируемого кодового слова. Префикс соответствующей длины подается в параллельном виде на вход соответствующего модуля памяти с целью извлечения из ячейки с данным адресом атрибута кода (если он существует) или идентификатора отсутствия кода. В случае выдачи на выход модуля памяти атрибута кода производится его дальнейшая обработка. В противном случае производится увеличение длины анализируемого префикса на 1 и цикл поиска соответствия продолжается. При обнаружении соответствия выданный на выход модуля памяти атрибут в виде метки начала серии в модулях считывания и преобразования ТКДС НПК (итоговых декодированных значений в виде меток серий) преобразуется в выходную последовательность и выдается на выход устройства. После декодирования всей последовательности процесс декодирования завершается. Структурная схема модуля поиска соответствия префикса на базе ПЛИС, реализующего основной этап декодирования, приведена на рис.4.2. В данном модуле для реализации адреснонаращиваемого алгоритма в условиях неравномерности префиксов реализован предложенный выше алгоритм поиска, что позволило исключить большое число переборных операций для префиксов одинаковой длины и выполнять их параллельно, за счет использования специального заполнения ячеек памяти Структурная схема модуля считывания транслированных кодов длин серий приведена на рис.4.3. Снижение числа операций при декодировании, и, соответственно, повышение быстродействия устройства, достигается путем введения, в его состав выделенных цветом на рис.4.3 блоков, реализующих синтаксически управляемую обработку получаемых из ячеек памяти ТКДС. Вариант технической реализации блока преобразования ТДКС для кодов MH7MR, MMR представлен на рис. 4.4. |