|
102 0000 1111. Таким образом, из ОЗУ в операционное устройство процессора число А поступает в виде: 0111 0000 1111. Информационная матрица числа В имеет вид: 00 0 11 0, при этом число В поступает на вход сумматора в виде: ООП 01101100. Арифметическое суммирование информационных разрядов даст результат: 0111 ООП S= 1010 Информационная матрица SM имеет вид: Sм 10 1 10 1, соответственно правые и левые диагональные проверки информационной матрицы дадут значения сигналов в контрольных разрядах: 11111111. Таким образом, в результате выполнения операции сложения на выходе арифметического устройства должен быть сформирован кодовый набор: 1010 арифметическое мых даст результат: 00001111 + 01101100 к+' 01111011S который, отличается от правильного значения: 11111111. Аналогичным образом, сложение контрольных разрядов слагаемых по mod 2 даст результат: 00001111 + 01101100 Skmod2= 01100011, |
93 РАЗДЕЛ 3. РАЗРАБОТКА МЕТОДА ФУНКЦИОНАЛЬНОКОДОВОЙ ЗАЩИТЫ ПРОЦЕССОРА ПРИ ВЫПОЛНЕНИИ АРИФМЕТИЧЕСКИХ И ЛОГИЧЕСКИХ ОПЕРАЦИЙ 3.1. Разработка теоретических основ обеспечения отказоустойчивости сумматора на основе корректирующих линейных кодов Преимущественное распространение в современных вычислительных машинах имеют сумматоры параллельного действия, в которых передача чисел и образование суммы происходит одновременно для всех разрядов. Исследуем возможность использования линейных кодов для обеспечения отказоустойчивости сумматора на примере операции сложения [98,100,104,105,106]. Допустим, требуется сложить два четырех разрядных числа: А=0111 и В=0011, которые хранятся в отказоустойчивом ОЗУ и кодируется на основе первого метода функционально-кодовой защиты информации (см. раздел 3). В этом случае, информационная матрица для числа А имеет вид: Ам => 01 1 11 0, правый столбец которой, содержит значения разрядов проверки на четность строк информационной матрицы. Соответственно правые и левые диагональные проверки информационной матрицы дадут результат: 0000 1111. Таким образом, из ОЗУ в операционное устройство процессора число А поступает в виде: 0111 0000 1111. Информационная матрица числа В имеет вид: Вм => 00 0 11 0, при этом число В поступает на вход сумматора в виде: ООП 01101100. 94 Арифметическое суммирование информационных разрядов даст результат: 0111 ООН S= 1010 Информационная матрица SM имеет вид: SM => Ю 1 10 1, соответственно правые и левые диагональные проверки информационной матрицы дадут значения сигналов в контрольных разрядах: 11111111. Таким образом, в результате выполнения операции сложения на выходе арифметического устройства должен быть сформирован кодовый набор: 1010 11111111. Однако, арифметическое сложение контрольных разрядов слагаемых даст результат: 00001111 + 01101100 Sk+= 01111011 который, отличается от правильного значения: 11111111. Аналогичным образом, сложение контрольных разрядов слагаемых по mod 2 даст результат: 00001111 + 01101100 Skmod2= 01100011, который тоже отличается от правильного значения. Таким образом, при тривиальном подходе выполнения операций в АУ процессора, контрольные разряды кодовых наборов (операндов) не могут быть использованы для исправления возникающих ошибок. В связи с этим, возникает необходимость адаптации значений контрольных разрядов операндов к выполнению различных операций процессором. |