Проверяемый текст
Хоруженко, Олег Владимирович; Методический аппарат функционально-кодовой защиты ЭВМ телекоммуникационных компьютерных сетей (Диссертация 2009)
[стр. 112]

114 ки при выполнении операции сдвига; на Рис.3.5.6-функциональная схема формирования поправки при выполнении операции ИЛИ; на Рис.3.5.7функциональная схема формирования поправки при выполнении операции И; на Рис.3.5.8функциональная схема формирования поправки при выполнении операции НЕ.
Процессор (Рис.3.5.1) содержит управляющий узел 1, операционный узел 2, дешифратор 3 кода операции, генератор 4 тактовых импульсов, блок 5 управления, первый коммутатор 6, второй коммутатор 7, третий коммутатор 8, счетчик 9 команд, счетчик 10 сдвигов, регистр 11 адреса, регистр 12 числа, регистр 13 сумматора, регистр 14 дополнительный, регистр 15 дополнительного кода, сумматор 16, блок 17 коррекции, блок 18 контроля, управляющая память 19, первые входы 20 блока 17 коррекции, вторые входы 21 блока 17 коррекции, первые входы 21 блока 17 коррекции, первые выходы 22 блока 17 коррекции, вторые выходы 23 блока 17 коррекции, первые входы 241 блока 18 контроля, вторые входы 24 блока 18 контроля, третьи входы 25 блока 18 контроля, четвертые входы 26 блока 18 контроля, первые выходы 27 блока 18 контроля, вторые выходы 28 блока 18 контроля, третий выход 29 блока 18 контроля, (выход 28 -ошибка некорректируемая ошибка, выход 29корректируемая ошибка), выходы 30 устройства обмена, выходы 31 запоминающего устройства, вход 30 с устройства обмена, выход 31 запоминающего устройства, выходы 32 на устройство обмена, выходы 33 для формирования адреса запоминающего устройства, выходы 34 для считывания операндов на запоминающее устройство, выходы 35 синхроимпульсов, выходы 36 для сигналов налов записи, выходы 39 для сигналов установки в нулевое состояние.
[стр. 106]

105 матриц, содержащих четыре информационных разряда (в данном случае) данный столбец всегда имеет нулевые значения, что не характерно для матриц большей размерности.
В то же время остальные столбцы рассматриваемой матрицы в своих разрядах всегда имеют только единичные значения.
Правые и левые диагональные проверки данной матрицы дадут результат поправки: 10101010.
Свойство 3.13.
Операция сложения по mod2 полученных значений контрольных разрядов и значения поправки, сформированной на основе матрицы поправок для логической операции НЕ, даст правильное значение контрольных разрядов.
Действительно, для рассматриваемого примера имеем результат: 01010101 Ф10101010 11111111, который является правильным для кодового набора 1010, полученным в результате логической операции НЕ, что позволяет контролировать операцию НЕ и при этом обнаруживать и исправлять, возникающие ошибки по правилам предлагаемого метода кодирования.
3.4.
Разработка функциональной схемы отказоустойчивого процессора повышенной достоверности функционирования На рис.3.1 представлена функциональная схема отказоустойчивого процессора; на рис.3.2 функциональная схема блока коррекции; на рис.3.3 функциональная схема блока контроля; на рис.3.4 функциональная схема формирования поправки при выполнении арифметических операций; на рис.3.5 функциональная схема формирования поправки при выполнении операции сдвига; на рис.3.6 функциональная схема формирования поправки при выполнении операции ИЛИ; на рис.3.7 функциональная схема формирования поправки при выполнении операции И; на рис.3.8 функциональная схема формирования поправки при выполнении операции НЕ.


[стр.,110]

Со Рисунок 3.4.
Функциональная схема формирования поправки при выполнении арифметических операций

[стр.,115]

114 Процессор (рис.3.1) содержит управляющий узел 1, операционный узел 2, дешифратор 3 кода операции, генератор 4 тактовых импульсов, блок 5 управления, первый коммутатор 6, второй коммутатор 7, третий коммутатор 8, счетчик 9 команд, счетчик 10 сдвигов, регистр 11 адреса, регистр 12 числа, регистр 13 сумматора, регистр 14 дополнительный, регистр 15 дополнительного кода, сумматор 16, блок 17 коррекции, блок 18 контроля, управляющая память 19, первые входы 20 блока 17 коррекции, вторые входы 21 блока 17 коррекции, первые входы 21 блока 17 коррекции, первые выходы 22 блока 17 коррекции, вторые выходы 23 блока 17 коррекции, первые входы 241 блока 18 контроля, вторые входы 24 блока 18 контроля, третьи входы 25 блока 18 контроля, четвертые входы 26 блока 18 контроля, первые выходы 27 блока 18 контроля, вторые выходы 28 блока 18 контроля, третий выход 29 блока 18 контроля, (выход 28 ошибка некорректируемая ошибка, выход 29 корректируемая ошибка), выходы 30 устройства обмена, выходы 31 запоминающего устройства, вход 30 с устройства обмена, выход 31 запоминающего устройства, выходы 32 на устройство обмена, выходы 33 для формирования адреса запоминающего устройства, выходы 34 для считывания операндов на запоминающее устройство, выходы 35 синхроимпульсов, выходы 36 для сигналов управления, выходы 37 для команды считывание, выходы 38 для сигналов записи, выходы 39 для сигналов установки в нулевое состояние.
Блок 17 коррекции (рис.3.2) содержит кодирующую схему 40, схему 41 сравнения, первую группу 42 элементов ИЛИ, вторую группу 43 элементов ИЛИ, элемент 44 НЕ, элемент 45 И, формирователь 46 вектора ошибки, корректор 47, дешифратор 48, первую группу 49 элементов И, выходы 20 управляющей памяти 19, вход 21 разрешающий считывание выходной информации, выход 22 “Отказ процессора”, выходы 23 для сигналов управления функциональными узлами процессора.
Блок 18 контроля (рис.З.
3) содержит первую группу 50 элементов неравнозначности, вторую группу 51 элементов неравнозначности, третью

[Back]