|
128 анализируется значение знакового разряда регистра 12 числа и регистра ю сумматора дополнительного. Регистр 14 дополнительный представляет собой регистр сдвига (вправо при выполнении операции умножения и влево при выполнении операции деления), и предназначен для хранения множителя и младших разрядов результата умножения при выполнении операции умножения и результата деления при выполнении операции деления). Заметим, что при выполнении операции умножения, блоком 5 управления анализируется значение младшего разряда регистра 14 дополнительного. Регистр 15 дополнительного кода представляет собой регистр памяти и предназначен для хранения отрицательного числа в дополнительном коде (при выполнении операции вычитания и операции деления). Сумматор 16 представляет собой параллельный празрядный сумматор и предназначен для выполнения операции сложения чисел. Блок 18 контроля (Рис.3.5.2) предназначен для обнаружения и коррекции ошибок, возникающих при выполнении арифметических и логических операций. Так, при выполнении операции арифметических операций, результат суммы с выхода 241 сумматора 16,через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 через открытую пятую группу 65 элементов И поступают на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых поступают на вход 79 формирователя 73 поправки. В данном случае значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических one |
120 Если кодовый набор содержит некорректируемую ошибку, то на выходе элемента 42 ИЛИ появится единичное значение сигнала, а на выходе элемента 43 ИЛИ будет присутствовать нулевое значении. В этом случае на выходе 22 появится сигнал «отказ процессора». Если кодовый набор содержит корректируемую ошибку, то на выходе элементов 42 и 43 ИЛИ одновременно появятся единичные значения сигналов. В этом случае сигнал на выходе 22 имеет нулевое значение, формирователь 46 вектора ошибки формирует вектор ошибки для исправления ошибки информационных разрядов кодового набора. Корректор 47 включает ^-элементов неравнозначности и предназначен для исправления ошибок, возникающих в информационных разрядах управляющей памяти 19. При исправлении ошибок реализуется функция по mod? относительно информационных разрядов управляющей памяти 19. Операционный узел 2 предназначен для выполнения арифметических и логических операций и включает в свой состав (Рис.3.1) счетчик 10 сдвигов, регистр 12 числа, регистр 13 сумматора, регистр 14 дополнительный, регистр 15 дополнительного кода, сумматор 16, блок 18 контроля. Счетчик 10 сдвигов предназначен для подсчета количества сдвигов при выполнении операций умножения и деления, количества сдвигов промежуточных результатов и нормализации. Регистр 11 адреса представляет собой регистр памяти и предназначен для хранения адресе очередной команды. Регистр 12 числа представляет собой регистр памяти и предназначен для хранения операндов при выполнении арифметических и логических операций (хранения множимого, при выполнении операции умножения и делителя при выполнении операции деления). Регистр 13 сумматора (аккумулятора) представляет собой регистр сдвига (вправо при выполнении операции умножения и влево при выполнении операции деления), и предназначен для хранения делимого старших разрядов результата умножения. 121 Заметим, что при выполнении операции деления, блоком 5 управления анализируется значение знакового разряда регистра 12 числа и регистра 13 сумматора дополнительного. Регистр 14 дополнительный представляет собой регистр сдвига (вправо при выполнении операции умножения и влево при выполнении операции деления), и предназначен для хранения множителя и младших разрядов результата умножения при выполнении операции умножения и результата деления при выполнении операции деления). Заметим, что при выполнении операции умножения, блоком 5 управления анализируется значение младшего разряда регистра 14 дополнительного. Регистр 15 дополнительного кода представляет собой регистр памяти и предназначен для хранения отрицательного числа в дополнительном коде (при выполнении операции вычитания и операции деления). Сумматор 16 представляет собой параллельный празрядный сумматор и предназначен для выполнения операции сложения чисел. Блок 18 контроля (Рис.3.2) предназначен для обнаружения и коррекции ошибок, возникающих при выполнении арифметических и логических операций. Так, при выполнении операции арифметических операций, результат суммы с выхода 241 сумматора 16,через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно, значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 через открытую пятую группу 65 элементов И поступают на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых поступают на вход 79 формирователя 73 поправки. 130 минающего устройства в регистр 12 числа записывается второе слагаемое (считаем, что первое слагаемое уже находится в регистре 13 сумматора); 7) На седьмом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа и регистра 13 сумматора, при этом арифметикологическое устройство осуществляет операцию сложения и запись результата сложения в регистр 13 сумматора следующим образом. Результат суммы с выхода сумматора 16, поступает на блок 18 контроля, в котором через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 поступают на входы открытой пятой группы 65 элементов И и, с ее выходов на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых через открытую третью группу 63 элементов И поступают на вход 79 формирователя 73 поправки. В данном случае, значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических операций. При помощи групп 82-89 элементов И, групп 91-98 элементов ИЛИ, блока 99 регистров, элементов 100 неравнозначности формируются значения сигналов переноса Ci в соответствии с положениями рассмотренными в приложении. Так, например, при сложении числа А=0010 и числа В=0110 открывается элемент 83 И что приводит к формированию сигнала переноса С2, а наличие единичного сигнала в третьем разряде одного из слагаемых и сигнала С2 приводит к открытию элемента 84 И, что в свою очередь, приводит к появлению сигнала Сз. В блоке 99 регистров памяти записаны значения разрядов ин |