|
136 минающего устройства при естественной выборке команд непосредственно со счетчика 9 команд); 2) На втором такте к содержимому счетчика 9 команд прибавляется единица подготавливается адрес следующей команды; 3) На третьем такте сигналы микрокоманды поступают на вход считывания регистра 11 адреса и на вход считывания содержимого ячейки памяти запоминающего устройства по указанному адресу. При этом команда, хранящаяся в первой ячейке памяти, записывается в регистр 12 числа; 4) На четвертом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, вход второго коммутатора 7 и на вход дешифратора 3 кода операции, где раскодируются, после чего управляющий узел 1 переходит ко второму этапу работы. запи-Дпя примера рассмотрим порядок исполнения одной из команд, санной в регистре 12 числа после выполнения первых четырех тактов. Пусть в поле кода операции команды содержимого регистра 12 числа записана команда сложения содержимого регистра 13 сумматора с числом расположенным запоминающем устройстве по адресу, указанному в поле адреса регистра 12 числа (при использовании одноадресной команды). Управляющий узел 1 при этом выдает следующие микрокоманды: 5) на пятом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, на вход второго коммутатора 7, первого коммутатора 6 и на вход записи регистра 11 адреса (адрес, хранящийся в регистре 12 числа записывается в регистр 11 адреса, содержимое регистра 12 числа обнуляется); 6) На шестом такте сигналы микрокоманды подаются на вход считывания регистра 11 адреса, на вход первого коммутатора 6, на вход считывания запоминающего устройства и на вход записи регистра 12 числа (из запоминающего устройства в регистр 12 числа записывается второе слагаемое (считаем, что первое слагаемое уже находится в регистре 13 сумматора); |
129 регистра 11 адреса, при этом содержимое счетчика 9 команд пересылается в регистр 11 адреса (или через первый коммутатор 6 на адресные входы запоминающего устройства при естественной выборке команд непосредственно со счетчика 9 команд); 2) На втором такте к содержимому счетчика 9 команд прибавляется единица подготавливается адрес следующей команды; 3) На третьем такте сигналы микрокоманды поступают на вход считывания регистра 11 адреса и на вход считывания содержимого ячейки памяти запоминающего устройства по указанному адресу. При этом команда, хранящаяся в первой ячейке памяти, записывается в регистр 12 числа; 4) На четвертом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, вход второго коммутатора 7 и на вход дешифратора 3 кода операции, где раскодируются, после чего управляющий узел 1 переходит ко второму этапу работы. Для примера, рассмотрим порядок исполнения одной из команд, записанной в регистре 12 числа после выполнения первых четырех тактов. Пусть, в поле кода операции команды содержимого регистра 12 числа записана команда сложения содержимого регистра 13 сумматора с числом, расположенным запоминающем устройстве по адресу, указанному в поле адреса регистра 12 числа (при использовании одноадресной команды). Управляющий узел 1 при этом выдает следующие микрокоманды: 5) на пятом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа, на вход второго коммутатора 7, первого коммутатора 6 и на вход записи регистра 11 адреса (адрес, хранящийся в регистре 12 числа записывается в регистр 11 адреса, содержимое регистра 12 числа обнуляется); 6) На шестом такте сигналы микрокоманды подаются на вход считывания регистра 11 адреса, на вход первого коммутатора 6, на вход считывания запоминающего устройства и на вход записи регистра 12 числа (из запо 130 минающего устройства в регистр 12 числа записывается второе слагаемое (считаем, что первое слагаемое уже находится в регистре 13 сумматора); 7) На седьмом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа и регистра 13 сумматора, при этом арифметикологическое устройство осуществляет операцию сложения и запись результата сложения в регистр 13 сумматора следующим образом. Результат суммы с выхода сумматора 16, поступает на блок 18 контроля, в котором через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 поступают на входы открытой пятой группы 65 элементов И и, с ее выходов на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых через открытую третью группу 63 элементов И поступают на вход 79 формирователя 73 поправки. В данном случае, значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических операций. При помощи групп 82-89 элементов И, групп 91-98 элементов ИЛИ, блока 99 регистров, элементов 100 неравнозначности формируются значения сигналов переноса Ci в соответствии с положениями рассмотренными в приложении. Так, например, при сложении числа А=0010 и числа В=0110 открывается элемент 83 И что приводит к формированию сигнала переноса С2, а наличие единичного сигнала в третьем разряде одного из слагаемых и сигнала С2 приводит к открытию элемента 84 И, что в свою очередь, приводит к появлению сигнала Сз. В блоке 99 регистров памяти записаны значения разрядов ин |