|
137 7) На седьмом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа и регистра 13 сумматора, при этом арифметикологическое устройство осуществляет операцию сложения и запись результата сложения в регистр 13 сумматора следующим образом. Результат суммы с выхода сумматора 16, поступает на блок 18 контроля, в котором через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 поступают на входы открытой пятой группы 65 элементов И и, с ее выходов на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых через открытую третью группу 63 элементов И поступают на вход 79 формирователя 73 поправки. В данном случае значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических операций. При помощи групп 82-89 элементов И, групп 91-98 элементов ИЛИ, блока 99 регистров, элементов 100 неравнозначности формируются значения сигналов переноса Ci в соответствии с положениями рассмотренными в приложении. Так например, при сложении числа А=0010 и числа В=0110 открывается элемент 83 И что приводит к формированию сигнала переноса С2, а наличие единичного сигнала в третьем разряде одного из слагаемых и сигнала С2 приводит к открытию элемента 84 И, что в свою очередь приводит к появлению сигнала Сз. В блоке 99 регистров памяти записаны значения разрядов информационных матриц поправок. Сложение по mod2 одноименных разрядов поправок на элементах 100 неравнозначности даст требуемую поправку. При поступлении разрешающего сигнала на вход 78, открывается эле |
121 Заметим, что при выполнении операции деления, блоком 5 управления анализируется значение знакового разряда регистра 12 числа и регистра 13 сумматора дополнительного. Регистр 14 дополнительный представляет собой регистр сдвига (вправо при выполнении операции умножения и влево при выполнении операции деления), и предназначен для хранения множителя и младших разрядов результата умножения при выполнении операции умножения и результата деления при выполнении операции деления). Заметим, что при выполнении операции умножения, блоком 5 управления анализируется значение младшего разряда регистра 14 дополнительного. Регистр 15 дополнительного кода представляет собой регистр памяти и предназначен для хранения отрицательного числа в дополнительном коде (при выполнении операции вычитания и операции деления). Сумматор 16 представляет собой параллельный празрядный сумматор и предназначен для выполнения операции сложения чисел. Блок 18 контроля (Рис.3.2) предназначен для обнаружения и коррекции ошибок, возникающих при выполнении арифметических и логических операций. Так, при выполнении операции арифметических операций, результат суммы с выхода 241 сумматора 16,через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно, значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 через открытую пятую группу 65 элементов И поступают на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых поступают на вход 79 формирователя 73 поправки. 122 В данном случае значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических операций (рис. 3.9). При помощи элементов 82-89 И, элементов 91-98 ИЛИ формируются значения сигналов переноса С} в соответствии с положениями рассмотренными в приложении. Так, например, при сложении числа А=0010 01011010 и числа В=0110 00111001 (значения контрольных разрядов выделены жирным шрифтом ) на выходе первого элемента 50 неравнозначности получим значение 01100011. открывается элемент 83 И схемы формирования поправки при выполнении арифметических операций, что приводит к формированию сигнала переноса Сг, а наличие единичного сигнала в третьем разряде одного из слагаемых и сигнала С2 приводит к открытию элемента 88 И, что в свою очередь приводит к появлению сигнала С3. В блоке регистров 99 памяти записаны значения поправок. Сигналу переноса С2 соответствует значение поправки 01100011, а сигналу переноса С3 значение поправки равно 10100101. В этом случае, сложение по mod2 поправок, считываемых с блока регистров 99 на блоке элементов неравнозначности 100 даст значение поправки: 11000110. В результате сложения на второй группе 51 элементов неравнозначности значений контрольных разрядов 01100011, поступающих с выхода первой группы 50 элементов неравнозначности с значением поправки 11000110, поступающей с выхода 81 формирователя 73 поправки через восьмую группу элементов ИЛИ, получим окончательное значение контрольных разрядов для рассматриваемой суммы информационных разрядов, т.е. при сложении чисел А=0010 01011010 и В=0110 00111001 получим: 1000 10100101 (жирным шрифтом представлены сформированные значения контрольных разрядов для полученного результата суммы информационных разрядов). Если значения контрольных разрядов, поступающие с выходов второй кодирующей схемы 76 на вход третьей группы 52 элементов неравнозначности совпадают с значениями контрольных разрядов, поступающих с выходов 130 минающего устройства в регистр 12 числа записывается второе слагаемое (считаем, что первое слагаемое уже находится в регистре 13 сумматора); 7) На седьмом такте сигналы микрокоманды подаются на вход считывания регистра 12 числа и регистра 13 сумматора, при этом арифметикологическое устройство осуществляет операцию сложения и запись результата сложения в регистр 13 сумматора следующим образом. Результат суммы с выхода сумматора 16, поступает на блок 18 контроля, в котором через открытую первую группу 61 элементов И, первую группу 53 элементов ИЛИ поступает на вход второй кодирующей схемы 76 в котором формируются значения контрольных разрядов относительно принятой информации. Одновременно значения контрольных разрядов слагаемых с выходов 25 третьего коммутатора 8 поступают на входы открытой пятой группы 65 элементов И и, с ее выходов на входы первой группы 50 элементов неравнозначности, где производится суммирование одноименных контрольных разрядов по mod2. В то же время значения информационных разрядов слагаемых через открытую третью группу 63 элементов И поступают на вход 79 формирователя 73 поправки. В данном случае, значения информационных разрядов поступают на вход схемы формирования поправки при выполнении арифметических операций. При помощи групп 82-89 элементов И, групп 91-98 элементов ИЛИ, блока 99 регистров, элементов 100 неравнозначности формируются значения сигналов переноса Ci в соответствии с положениями рассмотренными в приложении. Так, например, при сложении числа А=0010 и числа В=0110 открывается элемент 83 И что приводит к формированию сигнала переноса С2, а наличие единичного сигнала в третьем разряде одного из слагаемых и сигнала С2 приводит к открытию элемента 84 И, что в свою очередь, приводит к появлению сигнала Сз. В блоке 99 регистров памяти записаны значения разрядов ин |